"не верю" по поводу default (может там проблема в другом?), ну а во втором, который 1) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] "не верю" по поводу default (может там проблема в другом?), ну а во втором, который 1)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено yes 21 июня 2003 г. 12:47
В ответ на: (+) отправлено cdg 21 июня 2003 г. 11:21

я так понимаю проблема из-за рисование иерархии в схемотехнике?
сам так не делал - хорошего способа не знаю

тут могу только Vefilog-mode для xemacs посоветовать (а на схематик положить) - удобнее

или когда модуль на verilog-e описываете делать так (не проверял, придумал для Вас, заработает - пиво :-)

module aaa(a,b);
input a;
output b;

wire _a=(a===1'bX)?0:a;
// = = = !!!
// use _a вместо а

----------------

не знаю как синтез к литеральным сравнениям отнесется, можно попытаться через casex, но скорее всего одно и то же

Отправка ответа