Отправлено Begin_ISE 01 июля 2005 г. 09:07 В ответ на: Ответ: отправлено SAZH 01 июля 2005 г. 08:50

Работаю под Альтерой, новот пришлось начать работать под Xilinx`сом (заказчик требует). И тут уже ничего не попишешь. Пытался работать отрезками (если я это так понимаю). Даю имя шине Q(5:0) от одного блока. От другого веду шину Q(5:2). И пытаюсь их соеденить, так он дает одно название всем, хотя вроде поставил опцию работать кусками. Наверное что-то не так понимаю.

• Учите Верилог и работайте на нем. (+) — dxp   (01.07.2005 10:23 194.226.180.10, 582 байт)
  • Ответ: — SAZH   (01.07.2005 11:01 212.113.112.201, 180 байт)
    • Я имел в виду (+) — dxp   (01.07.2005 11:26 194.226.180.10, 696 байт)
      • Ответ: — SAZH   (01.07.2005 11:57 212.113.112.201, 572 байт)
        • Ну, только не нужно инсенуаций про мышление программистов :) (+) — Oldring   (02.07.2005 16:13 83.237.133.144, 1230 байт)
          • Ответ: — SAZH   (03.07.2005 23:51 217.15.19.215, 164 байт)
            • Что-ж, каждому - свое :) (+) — Oldring   (04.07.2005 12:57 83.237.132.155, 43 байт)
        • Верилог (+) — dxp   (01.07.2005 12:28 194.226.180.10, 188 байт)
• Вы раздолбай. Бросайте на фиг схематик от ИСЕ и работайте на верилоге. Но если у вас непреодолимая извращённая любовь к схемному вводу для ксилинкса - поставьте себе Актив-ХДЛ. В нём для траханья со схемами есть удобный схемный редактор. — druzhin   (01.07.2005 10:21 80.92.98.198, пустое)
  • Если вы твёрдо решили работать в ИСЕ под схематой, тогда возьмите себе погоняло End_ISE. — druzhin   (01.07.2005 11:28 80.92.98.198, пустое)
    • А как извините меня вы сигналы от CoreGen собираете, а? Разве не в схеметике рисуете головной файл. Ессс-но, пишу на VHDL, но блоки то соединять надо. — Begin_ISE   (01.07.2005 11:42 212.26.224.202, пустое)
      • Открываем умную книжку CORE Generator Guide и читаем раздел Schematic and HDL Design Flows — zlyh   (01.07.2005 16:29 80.82.61.29, 241 байт)
      • Ответ: — SAZH   (01.07.2005 12:03 212.113.112.201, 305 байт)
        • Возьмем к примеру хитроизвернутый управляющий автомат с кучей переходов, ИМХО языковое описание лучше, чем схемотехничекое графическое, а вот представленное в виде графа еще лучше чем языковое :))). — cdg   (01.07.2005 13:16 80.68.3.242, 1 байт)
          • Ответ: — SAZH   (01.07.2005 13:35 212.113.112.201, 209 байт)
            • Сейчас многое уже без надобности, лень двигатель прогресса и отупения ;) — cdg   (01.07.2005 14:22 80.68.3.242, пустое)
            • А я знаю!!!! Я умныый!!!!!!!! — druzhin-1948   (01.07.2005 13:57 80.92.98.198, пустое)
              • А что-то вроде synplify слабо написать(+) — ux   (01.07.2005 14:08 81.19.129.250, 260 байт)
                • Давай денег - напишем ;-) Тока многа денег на команду грамотных высокооплачиваемых программистов с сильной математической подготовкой. — Oldring   (04.07.2005 13:54 83.237.132.100, пустое)
        • Не брошу. Но текстовое описание, дополненное Синплифаевским РТЛ-вюером рулит. — druzhin   (01.07.2005 12:29 80.92.98.198, пустое)
      • ЛОЛ — des00   (01.07.2005 11:52 80.89.147.5, пустое)
        • Не врубился, поподробнее пожалуйста. — druzhin   (01.07.2005 12:28 80.92.98.198, пустое)
          • хмм ну это же стандартная абревиатура (+) — des00   (01.07.2005 12:50 80.89.147.5, 81 байт)
      • А что, на HDL блоки/модули нельзя, что-ли, соединять? — dxp   (01.07.2005 11:44 194.226.180.10, пустое)
        • Да можно, но это же полный гемморой (+) — Begin_ISE   (01.07.2005 12:07 212.26.224.202, 330 байт)
          • Это как оформить! Схему тоже можно так нарисовать, что разобраться в ней будет сложно. (+) — dxp   (01.07.2005 12:39 194.226.180.10, 1708 байт)
            • вот для наглядности в VHDL очень хорошо идет использование типа "Запись" — des00   (01.07.2005 12:52 80.89.147.5, пустое)
          • А если пользоваться нормальными пакетами, то можно дизайн делать в графике(графическое представление действительно нагляднее), потом генерить VHDL/Verilog, а эти файлы можно хоть в XILINX, хоть в Alter-у — DPAVLOV   (01.07.2005 12:31 62.118.80.132, пустое)
          • Вы всё делаете через жопственную сопу. Всё надо делать на ХДЛ. Проект надо синтезить Синплифаем, структуру смотреть Синплифёмским РТЛ-вьюером. Примечание: ИСЕ-шный синтезёр и РТЛ-вюер отстойные. — druzhin   (01.07.2005 12:26 80.92.98.198, пустое)
        • Присоединяюсь к вопросу от dxp. — druzhin   (01.07.2005 11:48 80.92.98.198, пустое)
          • Ответ: Вот это мочилово!!! :) verilog forever! — axalay   (02.07.2005 11:35 83.102.149.146, пустое)
• Ответ: — SAZH   (01.07.2005 10:18 212.113.112.201, 597 байт)
• Не думали перейти на VHDL? — kilgor   (01.07.2005 10:17 213.24.86.2, пустое)