[an error occurred while processing this directive]
Я имел в виду (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

миниатюрный аудио-видеорекордер mAVR

Отправлено dxp 01 июля 2005 г. 11:26
В ответ на: Ответ: отправлено SAZH 01 июля 2005 г. 11:01

что раньше-то, когда в рамках Altera/AHDL, только синтезируемую часть и можно было моделировать (потороха). А с Верилогом можно выйти на качественно новый уровень моделирования (как части (и одной из важнейших) процесса проектирования) - моделирования целостной системы. Если ранее я делал описание, синтезил, моделял потроха, задавая по мере возможности входные вектора, то теперь основной процесс моделирования переместился на функциональное моделирование системы на Верилоге, что дает большое удобство и скорость. Если синтезирумая часть написана аккуратно и правильно, то и после синтеза все работает сразу (при условии, что по времянке успевает - но на это временной анализатор имеется).

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 
NoIX ключ Запомнить

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru