Отправлено SAZH 01 июля 2005 г. 11:57 В ответ на: Я имел в виду (+) отправлено dxp 01 июля 2005 г. 11:26

А причем здесь верилог. Это уже проблемы самой Альтеры. В свое время Xilinx, борясь за место под солнцем, упрекал Альтеру в некорректном подходе к проектированию. Нельзя было провести функциональное моделирование по списку цепей без синтеза проекта. Ведь Вы наверняка Моделсим пользуете. Во все времена функциональное моделирование было первостепенным в проектировании.
Проблема сегодня совсем в другом. Из вузов сегодня приходят инженеры с мышлением "программистов". Для них синтезатор - самый лучший друг. А разрабатываемое устройство - черный ящик.
Печально это.

• Ну, только не нужно инсенуаций про мышление программистов :) (+) — Oldring   (02.07.2005 16:13 83.237.133.144, 1230 байт)
  • Ответ: — SAZH   (03.07.2005 23:51 217.15.19.215, 164 байт)
    • Что-ж, каждому - свое :) (+) — Oldring   (04.07.2005 12:57 83.237.132.155, 43 байт)
• Верилог (+) — dxp   (01.07.2005 12:28 194.226.180.10, 188 байт)