Отправлено Begin_ISE 01 июля 2005 г. 12:07 В ответ на: А что, на HDL блоки/модули нельзя, что-ли, соединять? отправлено dxp 01 июля 2005 г. 11:44

Теряется структура проекта. Один голый текст, все корки и мегафункции тоже текст. Через год уже начинаешь разбирать свой текст, а что там я же сделал? А так я проект разделяю на функциональные модули. Каждый модуль описываю на HDL. Затем создаю их символы и соеденяю уже символы шинами и сигналами. Наглядно и понятно. Или не так?

• Это как оформить! Схему тоже можно так нарисовать, что разобраться в ней будет сложно. (+) — dxp   (01.07.2005 12:39 194.226.180.10, 1708 байт)
  • вот для наглядности в VHDL очень хорошо идет использование типа "Запись" — des00   (01.07.2005 12:52 80.89.147.5, пустое)
• А если пользоваться нормальными пакетами, то можно дизайн делать в графике(графическое представление действительно нагляднее), потом генерить VHDL/Verilog, а эти файлы можно хоть в XILINX, хоть в Alter-у — DPAVLOV   (01.07.2005 12:31 62.118.80.132, пустое)
• Вы всё делаете через жопственную сопу. Всё надо делать на ХДЛ. Проект надо синтезить Синплифаем, структуру смотреть Синплифёмским РТЛ-вьюером. Примечание: ИСЕ-шный синтезёр и РТЛ-вюер отстойные. — druzhin   (01.07.2005 12:26 80.92.98.198, пустое)