[an error occurred while processing this directive]
А как извините меня вы сигналы от CoreGen собираете, а? Разве не в схеметике рисуете головной файл. Ессс-но, пишу на VHDL, но блоки то соединять надо.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Begin_ISE
01 июля 2005 г. 11:42
В ответ на:
Если вы твёрдо решили работать в ИСЕ под схематой, тогда возьмите себе погоняло End_ISE.
отправлено druzhin 01 июля 2005 г. 11:28
Составить ответ
|||
Конференция
|||
Архив
Ответы
Открываем умную книжку CORE Generator Guide и читаем раздел Schematic and HDL Design Flows
—
zlyh
(01.07.2005 16:29
80.82.61.29
, 241 байт)
Ответ:
—
SAZH
(01.07.2005 12:03
212.113.112.201
, 305 байт)
Возьмем к примеру хитроизвернутый управляющий автомат с кучей переходов, ИМХО языковое описание лучше, чем схемотехничекое графическое, а вот представленное в виде графа еще лучше чем языковое :))).
—
cdg
(01.07.2005 13:16
80.68.3.242
, 1 байт)
Ответ:
—
SAZH
(01.07.2005 13:35
212.113.112.201
, 209 байт)
Сейчас многое уже без надобности, лень двигатель прогресса и отупения ;)
—
cdg
(01.07.2005 14:22
80.68.3.242
,
пустое
)
А я знаю!!!! Я умныый!!!!!!!!
—
druzhin-1948
(01.07.2005 13:57
80.92.98.198
,
пустое
)
А что-то вроде synplify слабо написать(+)
—
ux
(01.07.2005 14:08
81.19.129.250
, 260 байт)
Давай денег - напишем ;-) Тока многа денег на команду грамотных высокооплачиваемых программистов с сильной математической подготовкой.
—
Oldring
(04.07.2005 13:54
83.237.132.100
,
пустое
)
Не брошу. Но текстовое описание, дополненное Синплифаевским РТЛ-вюером рулит.
—
druzhin
(01.07.2005 12:29
80.92.98.198
,
пустое
)
ЛОЛ
—
des00
(01.07.2005 11:52
80.89.147.5
,
пустое
)
Не врубился, поподробнее пожалуйста.
—
druzhin
(01.07.2005 12:28
80.92.98.198
,
пустое
)
хмм ну это же стандартная абревиатура (+)
—
des00
(01.07.2005 12:50
80.89.147.5
, 81 байт)
А что, на HDL блоки/модули нельзя, что-ли, соединять?
—
dxp
(01.07.2005 11:44
194.226.180.10
,
пустое
)
Да можно, но это же полный гемморой (+)
—
Begin_ISE
(01.07.2005 12:07
212.26.224.202
, 330 байт)
Это как оформить! Схему тоже можно так нарисовать, что разобраться в ней будет сложно. (+)
—
dxp
(01.07.2005 12:39
194.226.180.10
, 1708 байт)
вот для наглядности в VHDL очень хорошо идет использование типа "Запись"
—
des00
(01.07.2005 12:52
80.89.147.5
,
пустое
)
А если пользоваться нормальными пакетами, то можно дизайн делать в графике(графическое представление действительно нагляднее), потом генерить VHDL/Verilog, а эти файлы можно хоть в XILINX, хоть в Alter-у
—
DPAVLOV
(01.07.2005 12:31
62.118.80.132
,
пустое
)
Вы всё делаете через жопственную сопу. Всё надо делать на ХДЛ. Проект надо синтезить Синплифаем, структуру смотреть Синплифёмским РТЛ-вьюером. Примечание: ИСЕ-шный синтезёр и РТЛ-вюер отстойные.
—
druzhin
(01.07.2005 12:26
80.92.98.198
,
пустое
)
Присоединяюсь к вопросу от dxp.
—
druzhin
(01.07.2005 11:48
80.92.98.198
,
пустое
)
Ответ: Вот это мочилово!!! :) verilog forever!
—
axalay
(02.07.2005 11:35
83.102.149.146
,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru