Отправлено dxp 01 июля 2005 г. 11:44 В ответ на: А как извините меня вы сигналы от CoreGen собираете, а? Разве не в схеметике рисуете головной файл. Ессс-но, пишу на VHDL, но блоки то соединять надо. отправлено Begin_ISE 01 июля 2005 г. 11:42

• Да можно, но это же полный гемморой (+) — Begin_ISE   (01.07.2005 12:07 212.26.224.202, 330 байт)
  • Это как оформить! Схему тоже можно так нарисовать, что разобраться в ней будет сложно. (+) — dxp   (01.07.2005 12:39 194.226.180.10, 1708 байт)
    • вот для наглядности в VHDL очень хорошо идет использование типа "Запись" — des00   (01.07.2005 12:52 80.89.147.5, пустое)
  • А если пользоваться нормальными пакетами, то можно дизайн делать в графике(графическое представление действительно нагляднее), потом генерить VHDL/Verilog, а эти файлы можно хоть в XILINX, хоть в Alter-у — DPAVLOV   (01.07.2005 12:31 62.118.80.132, пустое)
  • Вы всё делаете через жопственную сопу. Всё надо делать на ХДЛ. Проект надо синтезить Синплифаем, структуру смотреть Синплифёмским РТЛ-вьюером. Примечание: ИСЕ-шный синтезёр и РТЛ-вюер отстойные. — druzhin   (01.07.2005 12:26 80.92.98.198, пустое)
• Присоединяюсь к вопросу от dxp. — druzhin   (01.07.2005 11:48 80.92.98.198, пустое)
  • Ответ: Вот это мочилово!!! :) verilog forever! — axalay   (02.07.2005 11:35 83.102.149.146, пустое)