Отправлено SAZH 01 июля 2005 г. 10:18 В ответ на: Ответ: (+) отправлено Begin_ISE 01 июля 2005 г. 09:07

На то они и отрезки. От одного блока идет шина и обрывается. Не надо их вместе соединять. По именам цепей должны сами соединиться.
Во всяком случае я так работал 8 лет назад под VIEWLOGIC.
Если Вы работали в схемном редакторе Альтера, у Вас не должно быть проблем. Все интуитивно одинаково. Если работали на АльтераHDL, будет легко перейти на верилог. Практически все одно и тоже.
Скачайте с сайта Xilinx xst.pdf
На практически каждый библиотечный примитив текстовое описание.
За месяц освоите.
(У Xilinx никогда не было своего графического редактора). У них другая политика.