[an error occurred while processing this directive]
Стоит -ли переходить с VHDL на Verilog (как с Паскаля на С) ?? Какие основные достоинства и недостатки этих языков (в применении к большим проектам, к переносимости проектов и др)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))