[an error occurred while processing this directive]
Не думаю.
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено V61 05 октября 2004 г. 14:54
В ответ на: Причина скорее всего в том (+) отправлено SM 05 октября 2004 г. 14:30

Verilog, мое мнение, создали, для увеличения скорости моделирования.
И если Вы сумеете как reg сделать только регистры, скорость действительно вырастет.
По мере того, что все процессы будут активироваться только по фронту(спаду) clk.
Именно для этого убрали разнообразие типов и т.д., переводя разработчиков на более низкий уровень.
В VHDL любое присваивание сигналу - это процесс (иногда очень долгий), который активируется при любом изменении входящих сигналов.
Но если написать
always @(A or B or …),
смысл Verilog, в принципе, теряется.
А отсутствие возможности объявлять различные типы снижает и читабельность и удобство.


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru