[an error occurred while processing this directive]
|
Verilog, мое мнение, создали, для увеличения скорости моделирования.
И если Вы сумеете как reg сделать только регистры, скорость действительно вырастет.
По мере того, что все процессы будут активироваться только по фронту(спаду) clk.
Именно для этого убрали разнообразие типов и т.д., переводя разработчиков на более низкий уровень.
В VHDL любое присваивание сигналу - это процесс (иногда очень долгий), который активируется при любом изменении входящих сигналов.
Но если написать
always @(A or B or …),
смысл Verilog, в принципе, теряется.
А отсутствие возможности объявлять различные типы снижает и читабельность и удобство.
E-mail: info@telesys.ru