[an error occurred while processing this directive]
|
SC - это вообще не язык. Это библиотека на языке С++ + методология использования. Все это позволяет ввести функциональное описание (с элементами параллельности выполнения), которое можно выполнять (для верификации) хоть в виде обычного программного экзешника, хоть скормить синтезатору хардвера, и он (синтезатор) из этого описания должен сгенерить адекватную логику.
Плюсы (imho): использование мощного и гибкого способа ввода описания (объекты, наследование и прочая, и прочая :), наличие большого количества продвинутых средств поддержки базового языка (С++), что облегчает процесс верификации. Может еще что-то упустил.
Минусы (imho): далековато от реального железа. Все (впрочем, как всегда :) будет определяться качеством синтезатора. Которых, кстати, на сегодняшний день один или два. По кр. мере такой доступностью синтезаторов для Verilog/VHDL SC похвастать (пока) не может. :(
Но к именно Верилогу SC никакого отношения не имеет. Во всяком случае не больше, чем к [A][V]HDL.
E-mail: info@telesys.ru