[an error occurred while processing this directive]
Переходить стоит (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
хотя бы ради записи об этом в резюме.
Освоил Verilog за неделю (не полностью, конечно, но на более чем достаточном для синтеза уровне)
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru