[an error occurred while processing this directive]
|
Эта тема уже тысячу раз перетиралась. Следует понимать, что VHDL - это не Паскаль, а Verilog - не С. Тот, кто освоил VHDL, без труда переходят на Verilog (он менее типизирован, поэтому проще), верилоговец переходит на VHDL чуть сложнее. Если Вы думайте, что на VHDL учатся студенты, а "крутые пацаны програмят только на Verilog", то глубоко ошибаетесь. Просто Verilog более распространен в Северной Америке и Юго-Восточной Азии, как стандартный язык проектирования ASIC. VHDL же более распространен в Европе для FPGA и в академических кругах. Спорить какой язык лучше абсолютно бессмысленно, знать оба языка обязательно, а использовать тот, что более удобен Вашим коллегам и заказчикам. Мне знание обоих языков здорово помогает, это просто очень удобно: надо быстро попробовать какой-нибудь узел, не задумываясь о языке, берешь реализацию и подключаешь к проекту. Надо чуть подправить – без проблем. А то встречался с ситуацией, когда реализацию переписывали лишь потому, что не знали языка.
Если уж что изучать, то лучше, IMHO, SystemC или SystemVerilog – как языки системного проектирования.
E-mail: info@telesys.ru