[an error occurred while processing this directive]
Переходить не стоит, но знать нужно.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено V61 04 октября 2004 г. 15:18
В ответ на: Стоит -ли переходить с VHDL на Verilog (как с Паскаля на С) ?? Какие основные достоинства и недостатки этих языков (в применении к большим проектам, к переносимости проектов и др) отправлено Yra 03 октября 2004 г. 16:53

Если правильно описать проект на Verilog, он, по идее,
должен быстрее моделироваться.
Но это тяжеловато, я таких проектов не видел. В основном люди пишут как на VHDL, только синтаксис Verilog.
Некоторые конструкции лучше писать на VHDL, некоторые на Verilog.
Посмотрите примеры с описания синтезаторов. Мне, например, нравятся смешанные проекты.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru