[an error occurred while processing this directive]
Переходить не стоит, но знать нужно.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Если правильно описать проект на Verilog, он, по идее,
должен быстрее моделироваться.
Но это тяжеловато, я таких проектов не видел. В основном люди пишут как на VHDL, только синтаксис Verilog.
Некоторые конструкции лучше писать на VHDL, некоторые на Verilog.
Посмотрите примеры с описания синтезаторов. Мне, например, нравятся смешанные проекты.
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Утверждения типа "В основном люди пишут как на VHDL" безосновательны, это личное мнение, не более. — Тээмэсник (05.10.2004 11:37, пустое)
- Даю наколку: поставь EDK (если с хилинхом работаешь), там море ядер, порой весьма серьёзных. Найди на верилоге ХОТЬ ОДНО. — Dr.Alex (05.10.2004 12:23, пустое)
- Это ничего не доказывает кроме одного: люди, делавшие EDK, работают на VHDL (думаю, что это сложилось исторически). Сам я EDK не юзал. — Тээмэсник (05.10.2004 13:21, пустое)
- Ты видать не знаешь чё такое EDK. О чём я те и говорю. Ядра, входящие в EDK писали СОТНИ людей из ДЕСЯТКОВ разных контор. — Dr.Alex (05.10.2004 13:46, пустое)
- Да знаю я что такое EDK, смотрел, но мне оно НЕ НАДО (сам усё что надо ваяю). Да хоть сколько людей и контор. Ну если они изначально (исторически опять же) успешно писали на одном языке, зачем им на другой переходить? Это ж расточительно, а буржуи деньги считать умеют. — Тээмэсник (05.10.2004 15:13, пустое)
- И что? (+) — SM (05.10.2004 14:02, 239 байт)
- Показатель ЧЕГО? О том и речь, что всё синтезируемое пишется на VHDL. О квартусе молчу. Приучили людей к АХДЛ, понятно что просто так не выкинешь. А продажи тем временем падают.. — Dr.Alex (05.10.2004 14:07, пустое)
- Причина скорее всего в том (+) — SM (05.10.2004 14:30, 346 байт)
- Вот и я говорил уже - исторически. Но доктор читает через слово. Да и вообще тенденция в этом процессе такая же как и в обычном программировании (грубо говоря асм -> си -> си++ -> .net) - повышение уровня языка. Так что в будующем будут вообще другие языки, проще и понятнее. Аминь. — Тээмэсник (05.10.2004 14:57, пустое)
- Не думаю. — V61 (05.10.2004 14:54, 655 байт)
- Вот и я про типы то-же говорю (+) — SM (05.10.2004 15:22, 291 байт)
- А типы, определяющие триггера (D,RS и т.п.), не нужны. — V61 (05.10.2004 15:43, 106 байт)
- А типы, определяющие триггера (D,RS и т.п.), не нужны. — V61 (05.10.2004 15:43, 101 байт)
- Вот вырвал кусок, это не абстракция. — V61 (05.10.2004 15:35, 704 байт)
- Если я не видел, это не значит, что проектов нет. — V61 (05.10.2004 12:15, 203 байт)
- Ну, опять, "читабельность VHDL, однозначно выше" и "компактность, кстати, тоже" - это Ваше ЛИЧНОЕ мнение. А чего Вы не видели, а, главное, что я Вам должен показать, я так и не понял. Увы. — Тээмэсник (05.10.2004 13:18, пустое)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru