[an error occurred while processing this directive]
|
не согласен. во первых на кой 4 раза порт объявлять?
module abcd (
input wire [7:0] in_data;
output reg [7:0] out_data;
input wire clock;
)
И этого достаточно. Хоть это и верилог-2001, но прогресс на месте не стоит, синопсис поддерживает, квартус тоже, этого достаточно.
C inout вообще не понял что за сложности.
Насчет wire/reg как по мне, так этого разделения даже мало! Для читаемости я бы с удовольствием ввел бы как в AHDL DFF, TFF, DFFE, TFFE, LATCH и прочие типы. А то вот есть сигнал какой-то, и разбирайся во что это выльется после синтеза...
И как удобно - написал always @*, и не надо думать о длиннющем списке чувствительности для комбинаторного процесса - пусть синтезер этим занимается. К сожалению таких процессов у меня много (при написании однотактовых процессоров).
В общем (правда VHDL я не сильно хорошо знаю) для меня очень напряжно въезжать в чужой VHDL-код, когда в чужой verilog, AHDL и SystemC несравненно легче (SC сложнее всего из последних трех, AHDL легче всего).
E-mail: info@telesys.ru