[an error occurred while processing this directive]
Ответ: (+)
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено SM 05 октября 2004 г. 13:08
В ответ на: (+) отправлено Dr.Alex 05 октября 2004 г. 11:23

не согласен. во первых на кой 4 раза порт объявлять?


module abcd (
input wire [7:0] in_data;
output reg [7:0] out_data;
input wire clock;
)

И этого достаточно. Хоть это и верилог-2001, но прогресс на месте не стоит, синопсис поддерживает, квартус тоже, этого достаточно.

C inout вообще не понял что за сложности.

Насчет wire/reg как по мне, так этого разделения даже мало! Для читаемости я бы с удовольствием ввел бы как в AHDL DFF, TFF, DFFE, TFFE, LATCH и прочие типы. А то вот есть сигнал какой-то, и разбирайся во что это выльется после синтеза...

И как удобно - написал always @*, и не надо думать о длиннющем списке чувствительности для комбинаторного процесса - пусть синтезер этим занимается. К сожалению таких процессов у меня много (при написании однотактовых процессоров).

В общем (правда VHDL я не сильно хорошо знаю) для меня очень напряжно въезжать в чужой VHDL-код, когда в чужой verilog, AHDL и SystemC несравненно легче (SC сложнее всего из последних трех, AHDL легче всего).


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru