[an error occurred while processing this directive]
|
Ну привидите мне реальный пример, где VerilogHDL компактнее VHDL. Только реальный большой проект, а не синтез триггера.
При моделировании, ресурсов Verilog "ест" меньше. В USA распростанён больше. Зато Xilinx AppNote под VHDL больше. Знать надо оба языка, применять изходя из "обстаконовки".
E-mail: info@telesys.ru