|
|
Аналог OR_REDUCE в верилоге это |{список сигналов} но это совсем не то. Бывает очень удобно кучу assign'ов сделать одной цепи в разных концах файла, например если это подключение кучи модулей к общей шине данных на чтение, построенной по схеме AND-OR, наиболее оптимальной при построении таких структур в ИС. То есть примерно вот так:
wor [N:0] data_bus;my_module1 mod1 (..., .DOUT(tmp_data1),...);
asign data_bus = mod1_cs?tmp_data1:0;
......
....
my_module2 mod2 (..., .DOUT(tmp_data2),...);
assign data_bus = mod2_cs?tmp_data2:0;
E-mail: 
info@telesys.ru
