Я монтажным практически не пользуюсь. Есть функция OR_REDUCE, AND_REDUCE. Мне хватает. Вообще, в VHDL вся мощь в пакетах :). З.Ы. Речь о типах в следующем
type TS record is WR: std_logic; RD: std_logic; .... end record TS;
signal T: TS;
process (T) .... T.WR <= '1'; ....
Просто компактная форма записи. И провека типов лишней не бывает :).