Отправлено SM 04 октября 2005 г. 16:08 В ответ на: Не соглашусь (+) отправлено A_S_N 04 октября 2005 г. 15:36

IMHO у VHDL это большой минус - проверка типов. Если бы ее не было, было бы проще жить. Проверка типов хороша пока обучаешься. А когда уже умеешь, то она только мешается.

ЗЫ
А generate и always @* есть и в верилоге.

• Честное слово, не понял, чем плоха типизация (+) — A_S_N   (04.10.2005 16:30 193.194.153.251, 480 байт)
  • Да я согласен со всем этим (+) — SM   (04.10.2005 16:38 213.141.159.26, 465 байт)
    • И именно исходя из таких соображений (+) — SM   (04.10.2005 16:44 213.141.159.26, 180 байт)
      • Для этого используется функции разрешения(+) — A_S_N   (04.10.2005 17:00 193.194.153.251, 409 байт)
        • Ответ: (+) — SM   (04.10.2005 17:24 213.141.159.26, 574 байт)
          • Я в качестве примера OR_REDUCE привёл - вычисление при заранее неизвестной длине вектора (+) — A_S_N   (04.10.2005 18:11 193.194.153.251, 99 байт)
            • Да, я и не говорил о их неравнозначности. Так, понесло не в ту степь... Я изначально говорил про востребованность, распространенность... Ну и объяснение этому с моей точки зрения сказал. — SM   (04.10.2005 18:46 213.141.159.26, пустое)
              • :) — A_S_N   (05.10.2005 09:15 193.194.153.251, пустое)