Отправлено A_S_N 21 января 2005 г. 19:57 В ответ на: Как построить такую логическую функцию? отправлено Сергей Кириллов 21 января 2005 г. 18:13

constant CODE_LENGTH: integer:=3;
constant BUS_LENGTH:  integer:=2**CODE_LENGTH;
subtype  BusType   is std_logic_vector(BUS_LENGTH-1 downto 0);
subtype  CodeType  is std_logic_vector(CODE_LENGTH downto 0);
subtype  CountType is integer range 0 to BUS_LENGTH;
function one_amount (BD: in BusType) return CodeType is
variable C: CountType;
begin
	C:=0;
GEN: for i in 0 to BusType'high loop
		if BD(i)='1' then C:=C+1; end if;
	 end loop GEN;
	 return CONV_STD_LOGIC_VECTOR(C,CODE_LENGTH+1);
end function one_amount;

• Это verilog? К сожалению владею только ahdl. Хотя идею вижу - сумматор — Сергей Кириллов   (21.01.2005 21:29, пустое)
  • Verilog здесь. Выше был VHDL. Хотя переделать в AHDL, IMHO, не проблема.... — A_S_N   (22.01.2005 12:26, 514 байт)
    • Ни первое ни второе не синтезируемо(+) — cdg   (22.01.2005 15:01, 181 байт)
      • Вы в этом уверены? — A_S_N   (22.01.2005 22:45, 1036 байт)
        • Если взять исходный текст Verilog то он вообще имеет ошибки )))) — cdg   (24.01.2005 09:51, пустое)
          • Упс...Не заметил, что когда копировал обрезало...Ну, в общем, Вы угадали :) — A_S_N   (24.01.2005 10:41, пустое)
          • Наверное имелось ввиду(+) — cdg   (24.01.2005 09:57, 722 байт)
            • SynplifyPro7.7 действительно синтезирует, сорри погорячился. — cdg   (24.01.2005 10:05, пустое)
        • И все-таки — SAZH   (23.01.2005 13:27, 406 байт)
          • Уважаемый, а причём тут HDL? — A_S_N   (23.01.2005 14:28, 1409 байт)
            • Ответ: — SAZH   (23.01.2005 15:22, 712 байт)