Отправлено cdg 22 января 2005 г. 15:01 В ответ на: Verilog здесь. Выше был VHDL. Хотя переделать в AHDL, IMHO, не проблема.... отправлено A_S_N 22 января 2005 г. 12:26

Ни первое, ни второе не синтезируемо(+), по крайней мере в Synplify и Quartus, надо как сказано ниже прямую сумму, или generate воспользоваться, в свое время наступал на эти грабли.

• Вы в этом уверены? — A_S_N   (22.01.2005 22:45, 1036 байт)
  • Если взять исходный текст Verilog то он вообще имеет ошибки )))) — cdg   (24.01.2005 09:51, пустое)
    • Упс...Не заметил, что когда копировал обрезало...Ну, в общем, Вы угадали :) — A_S_N   (24.01.2005 10:41, пустое)
    • Наверное имелось ввиду(+) — cdg   (24.01.2005 09:57, 722 байт)
      • SynplifyPro7.7 действительно синтезирует, сорри погорячился. — cdg   (24.01.2005 10:05, пустое)
  • И все-таки — SAZH   (23.01.2005 13:27, 406 байт)
    • Уважаемый, а причём тут HDL? — A_S_N   (23.01.2005 14:28, 1409 байт)
      • Ответ: — SAZH   (23.01.2005 15:22, 712 байт)