Если взять исходный текст Verilog то он вообще имеет ошибки )))) («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Если взять исходный текст Verilog то он вообще имеет ошибки ))))

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено cdg 24 января 2005 г. 09:51
В ответ на: Вы в этом уверены? отправлено A_S_N 22 января 2005 г. 22:45

Составить ответ ||| Конференция ||| Архив

Ответы

Упс...Не заметил, что когда копировал обрезало...Ну, в общем, Вы угадали :) — A_S_N (24.01.2005 10:41, пустое)
Наверное имелось ввиду(+) — cdg (24.01.2005 09:57, 722 байт)
- SynplifyPro7.7 действительно синтезирует, сорри погорячился. — cdg (24.01.2005 10:05, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru