|
|
Если в Quartus есть ошибки реализации - то это проблемы именной этой среды. Verilog (как впрочем и VHDL) - это всё-таки исторически язык описания аппаратуры, используемый для моделирования, а уж затем для синтеза. Тем более, что Verilog - это развивающийся язык (в отличие от VHDL), поэтому некоторые конструкции ещё не полностью поддерживаются всеми компиляторами, тьфу синтезаторами. Синтезаторы тоже развиваются, и, IMHO, использовать надо всю мощь. В целом – это бессмысленный и беспредметный спор из разряда «Что лучше ASM или С++». IMHO, всё дело в конкретных деталях (именно в них скрывается дьявол :) ): размер проекта, сроки, структура цены, уровень владения средствами и т.д. Но тем не менее, за последние три года к пришёл к выводу, что «лучше день потерять, зато за час долететь» - то есть делать именно в строгом соответствии со стандартом и всеми последними синтезируемыми особенностями. Выжимать мегагерцы и lut`ы надо только тогда, когда есть действующий опробованный проект-макет и весь набор тестовых векторов, рынок насыщен и т.д. Иначе можно погрязнуть в деталях, что особенно неприятно, если работаешь в коллективе – проект должен поддерживаться и развиваться другими людьми и, следовательно, иметь подборную документацию. А вот здесь стандарт и понятный, простой стиль, как правило, важнее, чем 10 % процентов площади и 10 % частоты (естественно, речь идёт о мелкосерийном производстве).
E-mail: 
info@telesys.ru
