Это verilog? К сожалению владею только ahdl. Хотя идею вижу - сумматор («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Это verilog? К сожалению владею только ahdl. Хотя идею вижу - сумматор

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Сергей Кириллов 21 января 2005 г. 21:29
В ответ на: Может так? отправлено A_S_N 21 января 2005 г. 19:57

Составить ответ ||| Конференция ||| Архив

Ответы

Verilog здесь. Выше был VHDL. Хотя переделать в AHDL, IMHO, не проблема.... — A_S_N (22.01.2005 12:26, 514 байт)
- Ни первое ни второе не синтезируемо(+) — cdg (22.01.2005 15:01, 181 байт)
  - Вы в этом уверены? — A_S_N (22.01.2005 22:45, 1036 байт)
    - Если взять исходный текст Verilog то он вообще имеет ошибки )))) — cdg (24.01.2005 09:51, пустое)
      - Упс...Не заметил, что когда копировал обрезало...Ну, в общем, Вы угадали :) — A_S_N (24.01.2005 10:41, пустое)
      - Наверное имелось ввиду(+) — cdg (24.01.2005 09:57, 722 байт)
        
        SynplifyPro7.7 действительно синтезирует, сорри погорячился. — cdg (24.01.2005 10:05, пустое)
    - И все-таки — SAZH (23.01.2005 13:27, 406 байт)
      - Уважаемый, а причём тут HDL? — A_S_N (23.01.2005 14:28, 1409 байт)
        
        Ответ: — SAZH (23.01.2005 15:22, 712 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru