Отправлено A_S_N 22 января 2005 г. 12:26 В ответ на: Это verilog? К сожалению владею только ahdl. Хотя идею вижу - сумматор отправлено Сергей Кириллов 21 января 2005 г. 21:29

module One_Counters (BD , O);
parameter CODE_LENGTH = 3;
parameter  BUS_LENGTH = 8;
`define BusType  [BUS_LENGTH-1:0]
`define CodeType [CODE_LENGTH :0]
input  `BusType BD;
output `CodeType O;
function `CodeType one_amount;
input `BusType  T;
reg   `CodeType	C;
integer i;
 begin
  C=0;
  for (i=0;i	  if (T[i]==1) C=C + 1;
  one_amount=C;
 end 
endfunction // one_amount
assign O=one_amount(BD);
endmodule // One_Counters

• Ни первое ни второе не синтезируемо(+) — cdg   (22.01.2005 15:01, 181 байт)
  • Вы в этом уверены? — A_S_N   (22.01.2005 22:45, 1036 байт)
    • Если взять исходный текст Verilog то он вообще имеет ошибки )))) — cdg   (24.01.2005 09:51, пустое)
      • Упс...Не заметил, что когда копировал обрезало...Ну, в общем, Вы угадали :) — A_S_N   (24.01.2005 10:41, пустое)
      • Наверное имелось ввиду(+) — cdg   (24.01.2005 09:57, 722 байт)
        • SynplifyPro7.7 действительно синтезирует, сорри погорячился. — cdg   (24.01.2005 10:05, пустое)
    • И все-таки — SAZH   (23.01.2005 13:27, 406 байт)
      • Уважаемый, а причём тут HDL? — A_S_N   (23.01.2005 14:28, 1409 байт)
        • Ответ: — SAZH   (23.01.2005 15:22, 712 байт)