[an error occurred while processing this directive]
Поработав с ALDEC+Symplify+Quartus получил ощущение, что все прелести Verilog закнчиваются не успев начаться, в принципе "все работает" но ОЧЕНЬ КРИВО!!! :о((((((, у соседа с VHDL при тех же равных условиях проблем много меньше, грустно, но факт.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))