Отправлено yes 07 марта 2003 г. 09:31 В ответ на: Дело как раз не в знании, а в сервисе, предоставляемом этими программами для Verilog, сделать можно все, только вот какими усилиями, поэтому Ваши рассуждения полезны, но неуместны о:))))). А вообще на улице весна и очень хочется ПИ(Ы)ВА!!! отправлено cdg 06 марта 2003 г. 20:47

так как результат одинаков, а верилог позволяет описать проще (как правило в 2-5 раз VHDL исходник больше) - экономия времени на разработку
собственно почему я вступил в дисскусию - читаю сейчас VHDL проект - задолбался мышкой крутить. То что на верилоге на один экран поместилось бы - здесь простыня какая-то.

отсутствует неразбериха со всякими библиотеками моделирования.
я согласен, что в VHDL можно замоделировать какую-либо абстрактную систему (типа экосистему) с другими библиотеками - его разработчики могут собой гордится. НО МЫ МОДЕЛИРУЕМ ЦИФРОВЫЕ СХЕМЫ И ВСЯ ЭТА ХЕРНЯ НАФИГ НЕ НУЖНА.

единственно, что есть в VHDL (и нет в верилоге) - for-generate
но во-первых в поведенческой модели это описывается просто for
а структуру можно генерить препроцессором

в верилоге очень богатый набор функций, которые через $
например как в VHDL сделать следующие
$monitor("%b",a);
файловый и/о $readmemb, $readmemh, $dumpfile, $sdf_annotate ...
$getpattern
и т.д.

назовите мне аналог PLI в VHDL?

---------

одним словом VHDL - для тех, кто получает деньги за количество строк в исходнике

==========

я слышал что тулзы для альтеры не понимают верилог, но я альтеру по другим причинам не использую, и в приводимом data flow вроде от квартуса верилог не требуется

• Generate есть в 2001 Verilog. — cdg   (07.03.2003 13:42, пустое)
  • в 2001 еще есть vector instantiation — yes   (07.03.2003 15:43, пустое)