[an error occurred while processing this directive]
Статистика Железачникам легче VHDL. Сишникам Verilog.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
KA
07 марта 2003 г. 15:41
В ответ на:
скорее всего сосед знает VHDL лучше чем Вы Verilog :-)
отправлено yes 06 марта 2003 г. 18:05
Составить ответ
|||
Конференция
|||
Архив
Ответы
а настоящий железячник рисует схемку или сразу в VHDL ?
—
yes
(07.03.2003 15:47,
пустое
)
Настоящий железячник рисует схему - иногда пишет на Verilog и не задумывается о х-не на умерший VHDL, предоставляя софту преобразовать абракадабру в приемлемый вид
—
A_K_B
(14.03.2003 23:54,
пустое
)
по началу оба, а потом сразу
—
KA
(07.03.2003 16:48,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru