Дело как раз не в знании, а в сервисе, предоставляемом этими программами для Verilog, сделать можно все, только вот какими усилиями, поэтому Ваши рассуждения полезны, но неуместны о:))))). А вообще на улице весна и очень хочется ПИ(Ы)ВА!!! («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Дело как раз не в знании, а в сервисе, предоставляемом этими программами для Verilog, сделать можно все, только вот какими усилиями, поэтому Ваши рассуждения полезны, но неуместны о:))))). А вообще на улице весна и очень хочется ПИ(Ы)ВА!!!

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено cdg 06 марта 2003 г. 20:47
В ответ на: скорее всего сосед знает VHDL лучше чем Вы Verilog :-) отправлено yes 06 марта 2003 г. 18:05

Составить ответ ||| Конференция ||| Архив

Ответы

наверно я повторюсь, но — yes (07.03.2003 09:31, 1298 байт)
- Generate есть в 2001 Verilog. — cdg (07.03.2003 13:42, пустое)
  - в 2001 еще есть vector instantiation — yes (07.03.2003 15:43, пустое)
А вот еще одна заморочка => Quartus выдает "неправильные данные" для Aldec(Sinplify) или в Aldec(Sinplify) их неправильно интерпретерует!? Схема после Implementation в Aldec(Sinplify) просто не работает! А в Quartus моделировании работает нормально!???? — cdg (06.03.2003 21:04, пустое)
- Продолжая в томже духе. И добившись Работы в через ALDEC/Synplify понимаеш что проэкт работает быстрее и залипух меньше. Так как код выглядит почти совершенным. Вместа 30 МГц схема устойчиво работает на 50 МГц — KA (07.03.2003 01:06, пустое)
- Продолжая в томже духе. — KA (07.03.2003 01:02, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа