[an error occurred while processing this directive]
Подскажите, а лучше киньте пример как правильно наложить timing constrain на путь через асинхронный ресет для Xilinx'овских CPLD
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
keyru
06 июня 2003 г. 16:53
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ: (+)
—
SM
(09.06.2003 09:22, 264 байт)
я очень мало и давно с DC работал, но вроде бы это синхронная констр.
—
yes
(09.06.2003 09:41,
пустое
)
ну и вообще, асинхронную цепь в DC можно только исключить из анализа, а вообще там (и во всех остальных тулзах по образу и подобию DC)
—
yes
(09.06.2003 09:47, 264 байт)
Вот именно - или привязать к виртуальному, или привесить на выходе триггер, который потом ручками убить в нетлисте :)
—
SM
(09.06.2003 09:50,
пустое
)
Проверил - у синопсиса отлично констрейнятся асинхронные пути. (+)
—
SM
(09.06.2003 13:01, 876 байт)
немного всторону, но интересно Xilinx-овские тулзы умеют дополнительное время забрать при замене FF на LATCH?
—
yes
(10.06.2003 09:03, 133 байт)
А какая разница? (+)
—
SM
(10.06.2003 09:24, 129 байт)
DC этого как раз и не умел, это была фича амбита.
—
yes
(10.06.2003 13:37,
пустое
)
А я и не знаю, умеет ли. То сообщение читать как "если умеет..." :-) Хотя в свежих DC может и есть... только вот где взять их?
—
SM
(10.06.2003 13:55,
пустое
)
Для FPGA есть TPSYNC и TPTHRU. Для CPLD-ов эт не работает.
—
zlyh
(09.06.2003 09:19,
пустое
)
вообще асинхронная цепь констрэйнами не ограничивается, хотя как там в CPLD - хз
—
yes
(06.06.2003 16:56,
пустое
)
В том то и дело, что для FPGA этот путь можно отследить(наверное и задать) тайминг анализатором, включив строчку ENABLE в констрэйнсах, а для CPLD такого ключика нет.
—
keyru
(06.06.2003 17:12,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru