Отправлено SM 09 июня 2003 г. 09:22 В ответ на: Подскажите, а лучше киньте пример как правильно наложить timing constrain на путь через асинхронный ресет для Xilinx'овских CPLD отправлено keyru 06 июня 2003 г. 16:53

Для синопсисного design compiler'a работает
set_max_delay -from XXX -to YYY -through my_reg/RN NNN

То есть констрейнится время прохождения сигнала из точки XXX в точку YYY через вход reset регистра my_reg. Для асика и для альтеровской CPLD это работает.

• я очень мало и давно с DC работал, но вроде бы это синхронная констр. — yes   (09.06.2003 09:41, пустое)
  • ну и вообще, асинхронную цепь в DC можно только исключить из анализа, а вообще там (и во всех остальных тулзах по образу и подобию DC) — yes   (09.06.2003 09:47, 264 байт)
    • Вот именно - или привязать к виртуальному, или привесить на выходе триггер, который потом ручками убить в нетлисте :) — SM    (09.06.2003 09:50, пустое)
      • Проверил - у синопсиса отлично констрейнятся асинхронные пути. (+) — SM   (09.06.2003 13:01, 876 байт)
        • немного всторону, но интересно Xilinx-овские тулзы умеют дополнительное время забрать при замене FF на LATCH? — yes   (10.06.2003 09:03, 133 байт)
          • А какая разница? (+) — SM    (10.06.2003 09:24, 129 байт)
            • DC этого как раз и не умел, это была фича амбита. — yes   (10.06.2003 13:37, пустое)
              • А я и не знаю, умеет ли. То сообщение читать как "если умеет..." :-) Хотя в свежих DC может и есть... только вот где взять их? — SM   (10.06.2003 13:55, пустое)