[an error occurred while processing this directive]
вообще асинхронная цепь констрэйнами не ограничивается, хотя как там в CPLD - хз
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
yes
06 июня 2003 г. 16:56
В ответ на:
Подскажите, а лучше киньте пример как правильно наложить timing constrain на путь через асинхронный ресет для Xilinx'овских CPLD
отправлено keyru 06 июня 2003 г. 16:53
Составить ответ
|||
Конференция
|||
Архив
Ответы
В том то и дело, что для FPGA этот путь можно отследить(наверное и задать) тайминг анализатором, включив строчку ENABLE в констрэйнсах, а для CPLD такого ключика нет.
—
keyru
(06.06.2003 17:12,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru