[an error occurred while processing this directive]
В том то и дело, что для FPGA этот путь можно отследить(наверное и задать) тайминг анализатором, включив строчку ENABLE в констрэйнсах, а для CPLD такого ключика нет.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)