Отправлено SM 19 января 2005 г. 13:52 В ответ на: подскажите как в верилоге два двунаправленных порта описать чтобы вход одного уходил на выход другого и наоборот? (+) отправлено JimBin 19 января 2005 г. 13:35

данные могут идти либо в одну сторону, либо в другую. Но никак не в обе сразу. Без управляющего сигнала не выйдет

• Ну почему же? — Oldring   (19.01.2005 14:47, 152 байт)
  • ха-ха-ха (-) — JimBin   (19.01.2005 14:54, пустое)
    • А чё "ха-ха", собсно? :-/ Всё дело в протоколе. Любая 485 сеть так и работает, или USB :-) — Dr.Alex   (19.01.2005 15:00, пустое)
      • дело не в протоколе, а в комментах к ответу. ладно. проехали. (-) — JimBin   (19.01.2005 15:07, пустое)
• в один момент времени в одну, в другой момент времени в другую ессно. (-) — JimBin   (19.01.2005 13:55, пустое)
  • И как это Вы себе представляете без упрвляющего сигнала? — SM   (19.01.2005 14:23, пустое)
    • в том то и дело что не представляю и вопрос можно ли так сделать вообще (+) — JimBin   (19.01.2005 14:29, 376 байт)
      • Да, сигнал нужен, и на контроллерах такой сигнал "OE" называется. — SM   (19.01.2005 14:38, пустое)
        • ОК. спасибо за помощь. (-) — JimBin   (19.01.2005 14:53, пустое)
          • Ответ: В verilog'е есть такое понятие как "сила" драйвера, при ее использовании сигнал принимает значение самого сильного драйвера. — telme   (19.01.2005 15:11, 572 байт)
            • Это все хорошо пока синтезировать не надо (+) — SM   (19.01.2005 16:09, 113 байт)
              • все-таки verilog придуман был для поделирования, а такая ячейка (хоть и описана telme неправильно) в АЗИКовых IO-библиотеках бывает (в PGA - не видел) — yes   (20.01.2005 09:56, пустое)
                • поделирование - значит моделирование :) — yes   (20.01.2005 09:57, пустое)