Отправлено SM 28 июля 2004 г. 15:50 В ответ на: Думаю, что не совсем. отправлено V61 28 июля 2004 г. 15:43

описать тот-же счетчик для альтеры на верилоге - придется понапихать примитивов carry/carry_sum на каждый бит. Что сразу сведет на нет такое преимущество верилога как платформонезависимость.

• Если так, то это проблема синтезатора. — V61   (28.07.2004 16:10, 196 байт)
  • Альтерские дела это (+) — SM   (28.07.2004 16:53, 362 байт)
    • А что DesignWare генерит? VHDL под конкретный чип, имеется в виду ПЛИС? Где его взять, интересно посмотреть. — Victor®   (28.07.2004 17:30, пустое)
      • DesignWare генерит (+) — SM   (28.07.2004 17:36, 466 байт)
        • А насколько SYNOPSIS хорош для ПЛИС (или с Synplyfy Pro/Amplify ему сложно бороться)? — Victor®   (28.07.2004 17:54, пустое)
          • Не могу сказать. Синплифи (+) — SM   (28.07.2004 18:00, 174 байт)
            • По поводу кто лучше оптимизирует: квартус или леонардо (+) — DPAVLOV   (28.07.2004 19:02, 284 байт)
              • У меня наоборот все (+) — SM   (28.07.2004 22:10, 317 байт)
                • Поддерживаю — Victor®   (29.07.2004 16:23, пустое)
                • Да - проект проходивший сравнений это (+) — SM   (28.07.2004 22:13, 156 байт)
                  • Когда я сравнивал два синтезатора, (+) — DPAVLOV   (29.07.2004 09:28, 508 байт)
                    • Ответ: (+) — SM   (29.07.2004 11:01, 864 байт)
                      • Странно, что специалист по AHDL пользуется Verilog (+) — DPAVLOV   (29.07.2004 15:43, 466 байт)
                        • Ответ: (+) — SM   (29.07.2004 15:53, 425 байт)
                    • С моделированием, как раз, все просто: — dxp   (29.07.2004 10:58, 387 байт)
                      • Именно так. — SM   (29.07.2004 11:06, пустое)
    • Политика, наверное, такая. — V61   (28.07.2004 17:09, 271 байт)
      • Так библиотеки входят туда (+) — SM   (28.07.2004 17:16, 409 байт)