[an error occurred while processing this directive]
|
не вижу разницы:
cnt <= cnt+1 счетчик на VHDL/verilog
cnt = cnt+1 счетчик на AHDL.
VHDL терпеть ненавижу из-за жуткой типизованности и на мой взгляд большого количества лишнего текста. Я ведь кроме AHDL еще C очень люблю, а верилог куда ближе к C чем VHDL. Кстати пробую на SystemC работать - очнь приятно, но пока еще не привычно, чтобы полностью переползти. А синтезируется с него с тем-же успехом, что и с верилога.
E-mail: info@telesys.ru