Отправлено dxp 29 июля 2004 г. 10:58 В ответ на: Когда я сравнивал два синтезатора, (+) отправлено DPAVLOV 29 июля 2004 г. 09:28

проект можно наворотить на чем угодно - хоть схемой в квартусе нарисовать. Для моделирования в сторонних моделяторах на VHDL/Verilog достаточно указать квартусу, чтобы он сгенерил соответствующие файлы - нетлист и sdf. Я пользовался верилогом - соответственно, компилятор сгенерил .vo и .sdo файлы. Дальше все это загружается в моделятор (альдек в моем случае), пишется тестбенч и вуаля.

• Именно так. — SM   (29.07.2004 11:06, пустое)