ну во первых presto ничего сам не выбрасывает, все эти дела делает команда compile / compile_ultra. А вот насчет выбрасывания цепей я не понял. Если это порт модуля, то он выбрасывается только и исключительно когда этому модулю делается ungroup (или auto ungroup на нем случился). А если это не порт, то что это? Подробнее опишите структуру, а то я ни разу вхдл к верилогу не прицеплял (ну разве что дизайнварь юзал, так там оно как то само получается). И, самое главное - Вы как читаете файлы? read_verilog или analyze/elaborate? Первый путь годится только для непараметризованных простых структур. А если что-то посложнее, то только analyze/elaborate. ну а boundary optimization делается вообще на последней стадии compile.