Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс. e-mail:jobsmp@pochta.ru |
выбрасывает compile_ultra (compile не выбрасывает, но вроде как результат похуже), про нее и вопрос (про престо/сим/фпга я написал, чтобы не было вопросов - "а дизайн то правильный?")
ungroup пока не делается - хочется влезть во времянку с иерархией
есть net соединенная с портом модуля (как входы так и выходы)
структура:
hsel - выход, hready - вход, ahbso, ahbsi
hsel>----|>entity A>|====ahbso====|>entity B, C, D|
hready<--|<________<|====ahbsi====|<
порты модуля приведены к виду std_logic/vector чтобы к верилогу подключать
ahbso, ahbsi сигналы шины юзер-дефиного типа (record, array of records и т.д.)
внутри модуля entity A происходит сборка/разборка сигналов юзер-дефайнского типа на провода
---------------------
вот собственно эти провода и исчезают, остаются висящие порты, ну и шины ahbso/ahbsi прореживаются
я не уверен, что проблема именно в etity A, но когда заменяется этот модуль каким-то другим (в котором не просто провода, а логика/регистры) - эти цепи не удаляются
проблема пофиксена так
compile_ultra -no_boundary_optimization -no_autoungroup
но мне кажется, что это сильное ограничение, куча мусора остается - может есть другие варианты