Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Ответ: (+)

Отправлено SM 02 мая 2007 г. 14:37
В ответ на: Ответ: отправлено <font color=gray>yes</font> 28 апреля 2007 г. 19:55

ну от boundary optimization по моим наблюдениям толку почти ноль, зато модули перестают быть такими, как я их описывал, оно нет-нет, да проинвертирует что-то само по себе. В общем я этот boundary optimization тоже отключаю, но не потому, что оно что-то убивает, а потому, что я предпочитаю иметь порты у модулей в первозданном виде.

Про no_autoungroup - это действительно серьезное ограничение, которое скорее всего приведет к куче народившихся модулей с дизайнварью. Я тут делаю вот такое:

set designs [list [get_designs *]]
set references [list [get_references -hier [list $designs]]]
set_ungroup [list $references] false
set_ungroup [ get_references -hier -filter "is_synlib_operator == true or is_synlib_module == true or is_dw_subblock == true" * ] true

После чего оно разгруппирует само дизайнварь, а мое оставляет в первозданном виде.

Ну и по делу - про убийство цепей. Ничего другого предположить не могу, кроме как использования чего-то неподдержанного синопсисом, в результате чего что-то не собирается, и цепи убиваются как никуда не подключенные. Проверьте, разрешен ли препроцессор верилога, если он заюзан в тексте, (hdlin_enable_vpp), ну а куда глядеть по VHDL я не скажу. Но с виду очень смахивает на то, что какой-то модуль не съелся в процессе analyze/elaborate.




Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 93:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru