Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс. e-mail:jobsmp@pochta.ru |
Про no_autoungroup - это действительно серьезное ограничение, которое скорее всего приведет к куче народившихся модулей с дизайнварью. Я тут делаю вот такое:
set designs [list [get_designs *]]
set references [list [get_references -hier [list $designs]]]
set_ungroup [list $references] false
set_ungroup [ get_references -hier -filter "is_synlib_operator == true or is_synlib_module == true or is_dw_subblock == true" * ] true
После чего оно разгруппирует само дизайнварь, а мое оставляет в первозданном виде.
Ну и по делу - про убийство цепей. Ничего другого предположить не могу, кроме как использования чего-то неподдержанного синопсисом, в результате чего что-то не собирается, и цепи убиваются как никуда не подключенные. Проверьте, разрешен ли препроцессор верилога, если он заюзан в тексте, (hdlin_enable_vpp), ну а куда глядеть по VHDL я не скажу. Но с виду очень смахивает на то, что какой-то модуль не съелся в процессе analyze/elaborate.