Отправлено Victor Yurchenko 20 ноября 2003 г. 15:52 В ответ на: Может симулируешь на предельных скоростях - одно семейство успевает, а другое уже глючит. отправлено _aquarius_ 20 ноября 2003 г. 15:16

Вариант первый.
Проект со смешанным design-entry, часть gdf, часть на ahdl и verilog.
Так вот, о verilog.
Описан обычный счетчик по модулю. Через integer, без указания разрядности. Посмотрел в floor plane и увидел там 32!!! разряда. Естественно, сделать модуль с 32-х разрядов - дело не быстрое, глюки гарантированы.
.
Второй вариант. Ради спортивного интереса взял счетчик на Verilog из примеров(max2work\verilog).
МАХ+, стиль normal. К сожалению, выбранное семейство на вскидку не помню.
МАХ+ преобразовал этот счетчик в примитивный массив. И все. Цепи быстрого переноса в ..., а триггера раскиданы по кристаллу как ... Переключил стиль в Fast - ОК.
Вставляю кусок кода в более сложный проект - поехали сначала (хотя стиль fast). Только после того, как сделал злополучный счетчик в виде отдельного модуля, он начал работать нормально.

• Ответ: (+) — _aquarius_   (20.11.2003 16:52, 286 байт)
  • То-то и оно что явно RANGE указан... — Rodionov Sergey   (20.11.2003 17:20, 150 байт)
    • Просимулируй на пониженной на порядок скорсти............... — _aquarius_   (20.11.2003 17:47, пустое)
  • Увы, старых проjектов груз не дает мне полностью насладиться всеми прелестями Synplify :( — Victor Yurchenko   (20.11.2003 17:00, 56 байт)
    • Ответ: через квартус например всю схематику можно перевести в текстовое описание (verilog or VHDL), и никаких проблем. сам так делал неоднократно. — murid0   (21.11.2003 13:44, пустое)
    • (+) — _aquarius_   (20.11.2003 17:20, 120 байт)
      • Рискую поднять дискуссию "какой язук лучше", но (+) — Victor Yurchenko   (20.11.2003 18:21, 522 байт)
        • tot kotoryj znaesh — KA   (21.11.2003 11:40, пустое)
        • намана там все - через месяц работы максимум в вашей личной библиотеке хранится и LOG2 и еще масса полезных функций процедур и сомпонентов. главное гетко помнить какие конструкции синтезируются а какие обрабатываются на этапе компиляции — lutik   (21.11.2003 11:34, пустое)
          • "намана там все" - что это? Или, может быть, куда? — Victor Yurchenko   (21.11.2003 13:41, пустое)
            • на счет "намана" - и про Verilog и про VHDL + функции, хотя признаю что наличие штатных функций типа CEIL, LOG2 и DEFINE в AHDL приятно — lutik   (21.11.2003 14:01, пустое)
              • И report работает, в отличие от display в верилоге. Облом альтеровцам доделать. — Victor Yurchenko   (21.11.2003 18:25, пустое)
        • Аналогично Verilig-у. Мое СУБЪЕКТИВНОЕ мнение (+) — _aquarius_   (20.11.2003 18:49, 145 байт)