[an error occurred while processing this directive]
Ответ: через квартус например всю схематику можно перевести в текстовое описание (verilog or VHDL), и никаких проблем. сам так делал неоднократно.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
murid0
21 ноября 2003 г. 13:44
В ответ на:
Увы, старых проjектов груз не дает мне полностью насладиться всеми прелестями Synplify :(
отправлено Victor Yurchenko 20 ноября 2003 г. 17:00
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru