[an error occurred while processing this directive]
|
|
module main (data, clk);
input clk;
output [23:0] data;
reg [23:0] data;
always @(posedge clk)
begin
data <= data+1;
end
endmodule
квартус после компиляции говорит что макс 133.х Mhz
E-mail: info@telesys.ru