[an error occurred while processing this directive]
|
Это у него кривой синтезатор.
Шаблон для флипфлопа с асинхронными сбросом и установкой на верилоге:
always @(posedge CLK or posedge RST or posedge SET)
if (RST) Q<=0; else if (SET) Q<=1; alse if (EN) Q<=D;
Синплифай или ИСЕ всё прекрасно понимают.
Если убрать posedge перед RST (SET), то будет синхронный сброс (установка).
По возможности надо делать всё синхронным.
E-mail: info@telesys.ru