[an error occurred while processing this directive]
|
И, кстати, очевидное преимущество Verilog.
Процесс активизируется исключительно по изменению сигналов (в любом языке).
В данном случае спад нас не интересует, и делать в этом процессе нечего.
А конструкция, где rst активен как в '0' так и в '1' - действительно - RS-триггер.
E-mail: info@telesys.ru