|
|
Имеется относительно небольшой проект (10% логики, 50% ножек и 2% памяти). Т.к. макет разводился ещё до программирования, ножки ввода-вывода разведены как попало. Весь проект, за исключением буферов обмена с внешними устройствами, тактируется глобальной тактовой (16МГц) полученной через PLL (8 МГц).
Наблюдаются следующие непонятные вещи:
1) При добавлении нескольких контрольных точек после перекомпиляции проекта, схема перестаёт работать.
2) Аналогичная картина происходит при асинхронном считывании одного из входных буферов(ramdp), без изменения проекта. При синхронном считывании всё работает.
Вопросы:
1) Существуют ли возможности в Quartus-е фиксировать отлаженные функциональные узлы, чтобы компилятор не изменял их при добавлении др. узлов. После чего “собирать” эти узлы в один проект.
2) Можно ли вручную распределять функциональные узлы по лог. ячейкам? Если да, то какими средствами?
3) Возможно ли зависание Альтеры при пропадании и последующем восстановлении тактовой частоты на входе PLL?
4) Порекомендуйте литературу по стабильности работы проекта в Альтере.
Заранее спасибо!
E-mail: 
info@telesys.ru
