Отправлено sirin 31 января 2006 г. 18:23

Подскажите пожалуйста как моделировать проект написанный на verilog с задержками в modelsim. проект сбирается при помощи FPGA Adv 5.2, Synplify 7.2 и MAX+PLUS II 10.2. пытаюсь сегенерить sdo файл пи компиляции. файл создается, но параллельно дофига новых элементов появляется. при попытке подцепить этот файл при моделировании говорит что куча неизвестного и ошибка загрузки. подскажите что не так делаю.

• нашел в чем проблема — sirin   (01.02.2006 13:20 81.28.2.164, 361 байт)
• Ответ: — IgorK   (01.02.2006 00:59 195.131.72.1, 265 байт)
  • test — IgorK   (16.02.2006 02:18 195.131.84.199, пустое)
  • 3) У меня была ошибка: я верхние уровни нетлиста и задержек неправильно совместил. — zlyh   (01.02.2006 10:15 194.186.73.110, пустое)
• Кроме .sdo при компиляции еще нетлист запишите. Его и моделируйте, а не оригинал. — SM   (01.02.2006 00:22 213.141.159.26, пустое)
  • а что значит совместил? — sirin   (01.02.2006 12:22 81.28.2.164, 378 байт)
    • Ответ: — zlyh   (01.02.2006 13:46 194.186.73.110, 547 байт)
      • трабла — sirin   (01.02.2006 15:05 81.28.2.164, 472 байт)
        • Без понятия. Может в lpll.v на line 63 есть подсказка? — zlyh   (01.02.2006 17:09 194.186.73.110, пустое)
          • привожу что есть эти строки — sirin   (01.02.2006 17:31 81.28.2.164, 78 байт)
      • Ответ понятен — sirin   (01.02.2006 14:45 81.28.2.164, 184 байт)

E-mail: info@telesys.ru