Отправлено sirin 01 февраля 2006 г. 12:22 В ответ на: Кроме .sdo при компиляции еще нетлист запишите. Его и моделируйте, а не оригинал. отправлено SM 01 февраля 2006 г. 00:22

компилирую блок верхнего уровня в FPGA Adv, в него входит еще 3 блока описаных на verilog. потом генерю edf в Synplify. открываю edf в MAX+PLUS и компиляю, генерирую sdo, и файл нетлиста .vo. потом пытаюсь сделать в FPGA Adv "Import Gate Level" и указываю там мои созданные .vo и .sdo. пытаюсь запустить для этого модуля ModelSim: ошибка загрузки проекта.
что надо совмещать?

• Ответ: — zlyh   (01.02.2006 13:46 194.186.73.110, 547 байт)
  • трабла — sirin   (01.02.2006 15:05 81.28.2.164, 472 байт)
    • Без понятия. Может в lpll.v на line 63 есть подсказка? — zlyh   (01.02.2006 17:09 194.186.73.110, пустое)
      • привожу что есть эти строки — sirin   (01.02.2006 17:31 81.28.2.164, 78 байт)
  • Ответ понятен — sirin   (01.02.2006 14:45 81.28.2.164, 184 байт)

E-mail: info@telesys.ru