[an error occurred while processing this directive]
|
компилирую блок верхнего уровня в FPGA Adv, в него входит еще 3 блока описаных на verilog. потом генерю edf в Synplify. открываю edf в MAX+PLUS и компиляю, генерирую sdo, и файл нетлиста .vo. потом пытаюсь сделать в FPGA Adv "Import Gate Level" и указываю там мои созданные .vo и .sdo. пытаюсь запустить для этого модуля ModelSim: ошибка загрузки проекта.
что надо совмещать?
E-mail: info@telesys.ru