|
|
Есть проект, а над ним testbench. Имплементация, извлечение задержек,... идёт для проекта. Вот получил нетлист из имплементации, вставил его в testbench, и файл задержек прикладываю к тому что на виду, перед глазами, к testbench-у. Это ж не правильно. Задержки надо на уровень ниже, к проекту.
Какие там красивчатые GUI в FPGA Adv не знаю. А конкретно в симуляторе:
Меню Simulate -> закладка SDF -> кнопка ADD... выскакивает окно. Там есть поле Apply to Region. Вот это оно.
Ну и ессно, это всё можно делать из командной строки без GUI-ёв.
|
|
E-mail: 
info@telesys.ru
