|
|
"регистр", "провод", "провод с объединением по ИЛИ", "... по И" (reg/wire/wor/wand) и т.п. Я ведь описываю не алгоритм на верилоге, а электрическую схему, и соединения между регистрами, подчиняющиеся такой-то и такой-то логике. По этому мне удобнее оперировать такими типами. В верилоге мне очень не хватает типов "модуль" и "массив модулей", которые есть в AHDL. Но тут ничего не поделать... Осложнения в VHDL это отсутствие таких типов (например wor/wand, или я просто не умею их готовить). И основное осложнение, которое меня раздражает и в SC, это именно лишняя писанина. Естественно, если не быдет выбора на чем писать, и надо будет именно на VHDL или SC, я буду на них писать. Но, так сказать, без удовольствия.
В драйверах - не было у меня осложнений с выходом за границу буфера, Да и типизация этому мало поможет (типизация касается исключительно диагностики на этапе компиляции), для этого нужен boundary check, который ресурсов жрет очень часто непозволительное кол-во.
|
|
E-mail: 
info@telesys.ru
